導(dǎo)語：高速DAC在數(shù)據(jù)廣播的作用一文來源于網(wǎng)友上傳，不代表本站觀點，若需要原創(chuàng)文章可咨詢客服老師，歡迎參考。

摘要：數(shù)據(jù)廣播分發(fā)系統(tǒng)能夠?qū)⑿l(wèi)星有效數(shù)據(jù)廣播分發(fā)給地面接收設(shè)備，實現(xiàn)衛(wèi)星覆蓋范圍內(nèi)所有用戶終端數(shù)據(jù)傳輸。目前常用數(shù)據(jù)廣播分發(fā)設(shè)備采用傳統(tǒng)應(yīng)答機(jī)設(shè)計思路，信息處理流程為先低中頻調(diào)制再進(jìn)行上變頻濾波及放大后輸出，產(chǎn)品功耗和體積較大，不能滿足衛(wèi)星小型化和輕量化需求。采用基于高速dac平臺的數(shù)據(jù)廣播設(shè)備利用軟件無線電的思想，可實現(xiàn)S波段直接擴(kuò)頻調(diào)制和輸出，取消傳統(tǒng)設(shè)備的上變頻處理，從而更加方便實現(xiàn)產(chǎn)品的小型化和輕量化。

關(guān)鍵詞：高速DAC；數(shù)據(jù)廣播分發(fā)；電路設(shè)計

數(shù)據(jù)廣播分發(fā)系統(tǒng)能夠?qū)⑿l(wèi)星提取精確目標(biāo)信息和定位信息廣播傳輸給覆蓋范圍內(nèi)的地面設(shè)備，具有覆蓋范圍廣，不受天氣影響等優(yōu)勢，在防災(zāi)減災(zāi)、應(yīng)急救援等方面發(fā)揮重要的作用。傳統(tǒng)廣播分發(fā)設(shè)備采用應(yīng)答機(jī)設(shè)計思路，采用低中頻調(diào)制再進(jìn)行上變頻的方案，單機(jī)信息處理流程詳見圖1所示。整個單機(jī)信息流程處理較復(fù)雜，不利于單機(jī)的小型化和輕量化[1]。

1設(shè)計方案

為了優(yōu)化產(chǎn)品的信息流程，圖2給出了一種基于高速（Dig-ital-to-AnalogConverter，DAC）的數(shù)據(jù)廣播分發(fā)設(shè)備的架構(gòu)，采用軟件無線電數(shù)字射頻化方案，直接實現(xiàn)S頻段信號輸出。通過FPGA對接收到的完成空幀填充、經(jīng)RS編碼交織、加擾、擴(kuò)頻調(diào)制、濾波、QPSK調(diào)制、經(jīng)高速DAC產(chǎn)生S頻段射頻信號f0，射頻信號經(jīng)濾波、放大隔離后輸出。采用該種方案，利用數(shù)字調(diào)制及高速數(shù)模轉(zhuǎn)換技術(shù)，直接實現(xiàn)S頻段廣播分發(fā)射頻信號，去掉不必要的射頻變頻處理等流程，從而減輕單機(jī)的體積和重量，滿足衛(wèi)星小型化、輕量化的需求編碼調(diào)制模塊是廣播分發(fā)設(shè)備的核心，包括SRAM型FPGA、高速數(shù)模轉(zhuǎn)換芯片（DAC）、BALUN、濾波器、溫補(bǔ)放大電路、隔離電路，具體如圖3所示。編碼調(diào)制模塊FPGA主要完成指令接收處理、時鐘生成與監(jiān)控、數(shù)據(jù)自發(fā)與接收、幀頭判斷、RS信道編碼與星座映射、多速率成型濾波，數(shù)字?jǐn)U頻調(diào)制、數(shù)據(jù)輸出，高速數(shù)模轉(zhuǎn)換芯片將數(shù)字調(diào)制信號轉(zhuǎn)換為射頻調(diào)制信號后輸出。

2高速DAC選型

高速數(shù)模轉(zhuǎn)換（DAC）芯片是將數(shù)字信號轉(zhuǎn)換為模擬信號輸出，實現(xiàn)數(shù)字調(diào)制的關(guān)鍵。其基本的原理框圖如下圖所示，主要由基準(zhǔn)電壓、比例網(wǎng)絡(luò)、二進(jìn)制開關(guān)和輸出放大器等4部分組成[2]。N位并行輸入信號（bN-1，bN-2，....b1，b0）經(jīng)過數(shù)模轉(zhuǎn)換器為模擬輸出電壓V0，基準(zhǔn)電壓為Vr，輸入信號與輸出電壓V0關(guān)系如下所示：理想的高速DAC隨著輸入二進(jìn)制信號的不斷變化，模擬輸出量也等間距變化，并且精度可以完全無限高，誤差為零。由于實際實現(xiàn)的難度比較大，高速DAC不可能達(dá)到這種效果。因此在實際選型過程中，通過一些參數(shù)來衡量DAC芯片的性能[2]。在實際芯片選型過程中常常根據(jù)分辨率、采樣率、微分非線性誤差（DifferentialNonlinearityError,DNL）、積分非線性誤差（IntegralNonlinearityError，INL）、無雜散動態(tài)范圍（Spour-iousFreeDynamicRange,SFDR）等參數(shù)展開。（1）分辨率DAC的分辨率衡量DAC輸出信號分辨率的重要參數(shù)，也表示器件能處理的數(shù)字信號的位數(shù)。（2）采樣率DAC的采樣率是指器件的最大采樣頻率。（3）增益誤差實際DAC芯片輸入輸出特性曲線與理想器件曲線的斜率是不同的，存在一定的偏差，增益誤差就是兩者的偏差。（4）微分非線性誤差微分非線性誤差表示任意兩個相鄰數(shù)字信號之間經(jīng)DAC轉(zhuǎn)換后輸出模擬信號的差值與理想DAC輸出信號的差值的差值，單位是LSB[3]。（5）積分非線性誤差積分非線性誤差是輸入的數(shù)字信號經(jīng)實際DAC轉(zhuǎn)換為相應(yīng)的模擬信號與經(jīng)理想DAC轉(zhuǎn)換輸出信號的差值，單位為LSB[3]。（6）無雜散動態(tài)范圍實際的DAC器件輸出的信號不只包含有用信號，同時包含噪聲、諧波失真、互調(diào)失真等，通常采用無雜散動態(tài)范圍（SFDR）來衡量。SFDR表示輸出的雜散分量干擾基正常信號或者導(dǎo)致正常信號失真之前可用的動態(tài)范圍[4-5]。為了實現(xiàn)S頻段擴(kuò)頻調(diào)制信號的輸出，并同時考慮到星載產(chǎn)品應(yīng)用，硬件實現(xiàn)上采用的是E2V高速DAC芯片EV10DS10130A，器件的轉(zhuǎn)換速率為3Gsps，分辨率為10位，綜合了4:1或者2:1的多路轉(zhuǎn)接器，該器件可根據(jù)工作的奈奎斯特域（Nyquistzone）具有不同的輸出模式—RTZ、NRZ、NRTZ、RF—最高輸出帶寬可達(dá)6GHz，滿足直接S頻段射頻調(diào)制信號的輸出。該器件主要技術(shù)指標(biāo)見表1所示，其簡化功能框圖如圖5所示。

3原理分析

廣播分發(fā)數(shù)據(jù)送入SRAM型FPGA對其進(jìn)行編碼、擴(kuò)頻調(diào)制、濾波后輸出至高速DAC。FPGA輸出數(shù)據(jù)為載波fL=f0±BW/2的帶通信號，其中，載波頻率f0=fs/4，BW為輸出擴(kuò)頻信號的帶寬。根據(jù)傅里葉變換可知，帶通信號頻譜如圖6所示。斜網(wǎng)絡(luò)正頻率部分為我們所需要的正常頻譜，豎網(wǎng)絡(luò)負(fù)頻率部分為表1現(xiàn)象中的翻轉(zhuǎn)頻譜，它與原頻譜是實數(shù)共軛信號關(guān)系，兩者成對出現(xiàn)，且以0Hz為軸對稱關(guān)系。高速DAC主要實現(xiàn)帶通信號采樣定理，完成數(shù)字信號到模擬調(diào)制信號的轉(zhuǎn)換，假設(shè)芯片的采樣頻率fs，根據(jù)采樣定理，調(diào)制輸出模擬信號頻譜以fs/2為區(qū)間進(jìn)行等分，這些區(qū)域稱為奈奎斯特域。由上圖，基帶信號在0±BW/2處，通過中頻調(diào)制、數(shù)模轉(zhuǎn)換后會將原始信號搬移至fs±BW/2、2fs±BW/2等多處，每個奈奎斯特區(qū)域間的信號與相鄰區(qū)域成鏡像翻轉(zhuǎn)關(guān)系。因此合理的設(shè)置采用率、利用插值和抽取濾波技術(shù)，可直接實現(xiàn)S頻段調(diào)制信號的直接輸出。

4詳細(xì)設(shè)計方案

編碼調(diào)制FPGA是廣播分發(fā)設(shè)備的核心與關(guān)鍵，實現(xiàn)了數(shù)據(jù)編碼、加擾、擴(kuò)頻調(diào)制、多速率輸出，是實現(xiàn)直接射頻輸出的基礎(chǔ)，其詳細(xì)數(shù)據(jù)處理流程如圖8所示，主要完成指令接收處理、時鐘生成與監(jiān)控、數(shù)據(jù)自發(fā)與接收、幀頭判斷、RS信道編碼與星座映射、多速率成型濾波，數(shù)字?jǐn)U頻調(diào)制、數(shù)據(jù)輸出，高速數(shù)模轉(zhuǎn)換芯片將數(shù)字調(diào)制信號轉(zhuǎn)換為射頻調(diào)制信號后輸出。指令接收處理模塊主要是接收遙控指令，可根據(jù)指令分別實現(xiàn)多種速率的廣播分發(fā)模式；時鐘生成與監(jiān)控模塊在不同工作模式下對時鐘進(jìn)行不同選擇，并將所有時鐘信號均映射到FPGA的高速布線網(wǎng)絡(luò)上。數(shù)據(jù)自發(fā)與接收模塊是程序內(nèi)部可根據(jù)指令進(jìn)行外、內(nèi)部數(shù)據(jù)源的切換，內(nèi)部碼元使用PN31數(shù)據(jù)，F(xiàn)PGA接收從加密模塊輸出的高速數(shù)傳通道數(shù)據(jù)流，進(jìn)行數(shù)據(jù)采集并切換到內(nèi)部時鐘域；信道編碼模塊實現(xiàn)數(shù)據(jù)的交織、RS編碼、加擾和卷積編碼，擴(kuò)頻通過數(shù)據(jù)和偽碼進(jìn)行模2和（即異或）實現(xiàn)，I、Q兩路數(shù)據(jù)分別擴(kuò)頻，擴(kuò)頻后的信號串行輸出。寄存器A產(chǎn)生m序列m1，寄存器B產(chǎn)生m序列m2，；生成的GOLD碼直接與編碼、加擾后數(shù)據(jù)進(jìn)行異或?qū)崿F(xiàn)擴(kuò)頻。最后數(shù)據(jù)經(jīng)映射、濾波和調(diào)制后輸出至高速DAC。

5實現(xiàn)驗證

采用該種方案，新數(shù)據(jù)廣播分發(fā)設(shè)備直接減少了射頻變頻流程，單機(jī)由3個子模塊組成，本體尺寸為減少為160mm×120mm×80，單機(jī)重量僅為1.5Kg。采用數(shù)據(jù)廣播分發(fā)數(shù)據(jù)接收設(shè)備對數(shù)據(jù)進(jìn)行接收測試，星座圖正常，數(shù)據(jù)鎖定正常，解調(diào)、解碼正常，詳細(xì)測試圖片見圖9所示。

參考文獻(xiàn)：

[1]趙東亮等.高速數(shù)模轉(zhuǎn)換芯片DAC5682在3G數(shù)字中頻發(fā)射機(jī)中的應(yīng)用[J].通信技術(shù),2009(7).

[2]楊鑫波.12位高速DAC關(guān)鍵電路的研究與設(shè)計[D].合肥:合肥工業(yè)大學(xué),2013.

[3]鄭思喆.12位100MSPS高速2DAC設(shè)計[D].大連:大連理工大學(xué),2008.

[4]張晉.高速DAC與正交調(diào)制器接口電路設(shè)計[J].雷達(dá)與對抗,2013(12).

[5]孔瀛等.一種16位高速數(shù)模轉(zhuǎn)換器（DAC）的設(shè)計與實現(xiàn)[J].微電子學(xué)與計算機(jī),2011(6).

作者：郝廣凱 陸格格章玉珠 芮濤 朱英瑋 單位：上海航天電子技術(shù)研究所